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MÁRIO PEREIRA VÉSTIAS. Concluiu o(a) Doutoramento em Ciências de Engenharia - Engenharia Electrotécnica e de Computadores em 2002/07 pelo(a) Universidade de Lisboa Instituto Superior Técnico, Mestrado em Ciências de Engenharia - Engenharia Electrotécnica e de Computadores em 1996/12 pelo(a) Universidade de Lisboa Instituto Superior Técnico, Licenciatura em Ciências de Engenharia - Engenharia Electrotécnica e de Computadores em 1993/06/30 pelo(a) Universidade de Lisboa Instituto Superior Técnico e Licenciatura em Ciências de Engenharia - Engenharia Física Tecnológica em 1996/07 pelo(a) Universidade de Lisboa Instituto Superior Técnico. É Reasearcher no(a) Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa e Coordinator Professor no(a) Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa. Publicou 33 artigos em revistas especializadas. Possui 25 capítulo(s) de livros. Orientou 2 tese(s) de doutoramento. Orientou 10 dissertação(ões) de mestrado. Participa e/ou participou como Bolseiro de Integração na Investigação em 1 projeto(s), Bolseiro de Investigação em 2 projeto(s), Investigador em 7 projeto(s) e Investigador responsável em 4 projeto(s). Atua na(s) área(s) de Ciências da Engenharia e Tecnologias com ênfase em Engenharia Eletrotécnica, Eletrónica e Informática com ênfase em Hardware e Arquitetura de Computadores. No seu currículo Ciência Vitae os termos mais frequentes na contextualização da produção científica, tecnológica e artístico-cultural são: Electrical Engineering - Electronics and Computers; Convolutional Neural Network; FPGA; Data quantization; High-Performance Computing; Field-Programmable Gate Arrays (FPGA); Antenas inteligentes; Comunicações wireless; Algoritmos; Smart Antennas; Wireless communications; Algoritms; Deep learning; Convolutional neural network; Smart edge devices; Zero-skipping; Pruning; IoT; Fault-tolerant computing; Stochastic bitstreams; Approximate computing; Computação aproximada; Sparse matrix; Many-core; Matrix multiplication; Low power architectures; RISC-V; CGRAs; Heterogeneous computing; Digital Arithmetic; Field Programmable Gate Arrays (FPGA); Program Processors; Efficient Implementation; Floating-Point Arithmetic; Floatingpoint; Fused Multiply-Add; Relative Performance; Resource Usage; Single Precision; Square-Root; Many-core overlay; High-performance; Sobreposição de núcleos; Alta performance; Simulação de N-corpos; Núcleo gravitacional; Unidade de cálculo com pipeline; N-body simulation; Gravitational kernel; Pipelined calculus unit; Reconfigurable computing; Field-programmable gate array; Edge inference; VPN; MPLS; VPNs; Layer 3; Layer 2; ATM; IPV4; IPV6; Algorithm-oriented design; Application-specific integrated circuit; Embedded computing; Hybrid quantization; Field-Programmable Gate Array; Hyperspectral endmember extraction; Vertex component analysis; VCA; Field-programmable gate arrays; Onboard processing; Dynamic reconfiguration; JPEG image decoding; Reconfiguração dinâmica; Sistemas computacionais reconfiguráveis; Decodificação de imagens JPEG; Alamouti; MIMO Receiver; FPGA; Consumption; Power; Consumo; Poder; Field programmable gate arrays; Hyperspectral imaging; Image processing; System-on-chip; NIOS; RGB; JPEG; TRDB_D5M; Câmara em rede; Sistema embebido; Network camera; Embedded system; Block pruning; Separação espetral linear; Determinação de endmembers; Sistemas de Processamento a bordo; Linear hyperspectral unmixing; Endmember extraction; Vertex component analysis (VCA); Field-programmable gate array (FPGA); Arquitectura de computadores; Multidimensional DCT; Comunicação; stochastic computing; cyber-physical reconfigurable system; fault tolerance; Time consumption; Spectral compressive; Low power consumption GPU; Decimal multiplication; Parallel processing; Comunicações sem fios; Sistemas MIMO; Codificação por blocos no espaço - tempo; Alamouti; Space ¿ time blocks coding; Hyperspectral; Compressive sensing
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Identificação

Identificação pessoal

Nome completo
MÁRIO PEREIRA VÉSTIAS

Nomes de citação

  • VÉSTIAS, MÁRIO

Identificadores de autor

Ciência ID
4717-C2C7-3F2C
ORCID iD
0000-0001-8556-4507

Idiomas

Idioma Conversação Leitura Escrita Compreensão Peer-review
Inglês Utilizador proficiente (C1) Utilizador proficiente (C1) Utilizador proficiente (C1) Utilizador proficiente (C1)
Formação
Grau Classificação
2002/07
Concluído
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Doutoramento)
Universidade de Lisboa Instituto Superior Técnico, Portugal
1996/12
Concluído
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Mestrado)
Universidade de Lisboa Instituto Superior Técnico, Portugal
1996/07
Concluído
 Ciências de Engenharia - Engenharia Física Tecnológica (Licenciatura)
Universidade de Lisboa Instituto Superior Técnico, Portugal
1988/09/15 - 1993/06/30
Concluído
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Licenciatura)
Universidade de Lisboa Instituto Superior Técnico, Portugal
Percurso profissional

Docência no Ensino Superior

Categoria Profissional
Instituição de acolhimento 		Empregador
2016 - 2019 Professor Coordenador (Docente Ensino Superior Politécnico) Instituto Politécnico de Lisboa, Portugal
2013 - 2016 Professor Coordenador (Docente Ensino Superior Politécnico) Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2004/10/01 - 2007/07/01 Professor Adjunto (Docente Ensino Superior Politécnico) Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2002/09/01 - 2004/07/01 Assistente (Docente Universitário) Universidade Autónoma de Lisboa, Portugal
2001/09/01 - 2002/09/01 Assistente (Docente Universitário) Universidade de Lisboa Instituto Superior Técnico, Portugal
1994/09/01 - 1995/09/01 Assistente (Docente Universitário) Universidade de Lisboa Instituto Superior Técnico, Portugal

Outros

Categoria Profissional
Instituição de acolhimento 		Empregador
2007/01/01 - Atual Coordinator Professor Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
1997/01/01 - Atual Reasearcher Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
2009/01/01 - 2018/10/01 Course Coordinator of the Master Degree in Electrical and Telecommunications Engineering Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2002/01/01 - 2004/06/01 Consultant in Networking Systems Sol-S, Portugal
Projetos

Projeto

Designação Financiadores
2022/09/06 - Atual Sistema Embebido para Tradução Direta de Fala para Fala
IPL/IDI&CA/2022/eS2ST/ISEL
Investigador responsável
Instituto Politécnico de Lisboa, Portugal
Em curso
2021/09/07 - 2022/09/06 Sistema Embebido para Deteção de Objetos em Imagens Hiperespectrais
IPL/IDI&CA/2021/smartSPACE/ISEL
Investigador responsável
Instituto Politécnico de Lisboa, Portugal
Concluído
2020/09/07 - 2021/09/06 Treino de Redes Neuronais Convolucionais em Sistema Embebido
IPL/IDI&CA/2020/TRAINEE/ISEL
Investigador responsável
Instituto Politécnico de Lisboa, Portugal
 Instituto Politécnico de Lisboa
Em curso
2019 - 2021 Arquitectura Computacional Robusta, Reconfigurável e Optimizada para Radar de Abertura Sintética
ref.
Investigador
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
2019 - 2021 PEPCC - Power Efficiency and Performance for Embedded and HPC Systems with Custom CGRAs
Ref.
Investigador
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
2019 - 2020 Otimização de Redes Neuronais Convolucionais em FPGA com Inferência Incremental
IPL/IDI&CA/2019/InCNeuralN/ISEL
Investigador responsável
Instituto Politécnico de Lisboa, Portugal
 Instituto Politécnico de Lisboa
Em curso
2018 - 2019 LiteCNN – Implementação de Redes Neuronais Convolucionais em FPGA para Sistemas Embebidos
IPL/IDI&CA/2018/LiteCNN/ISEL
Investigador responsável
Instituto Politécnico de Lisboa, Portugal
 Instituto Politécnico de Lisboa
Concluído
2012 - 2014 DReaMaCHine - Projecto de uma Arquitectura Reconfigurável de Muitos Núcleos para Computação de Elevado Desempenho.
PTDC/EEA-ELC/122098/2010
Investigador responsável
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
Concluído
2011 - 2013 REAGE – Receptor Experimental Galileo para uso Espacial
REAGE-DME-PMD-PRE01-E
Investigador
Instituto Politécnico de Lisboa Grupo de Investigação em Electrónica de Sistemas e de Telecomunicações, Portugal
2011 - 2012 FIBRAS & FOTÕES
FIBRAS e FOTÕES
Investigador
Instituto Politécnico de Lisboa Área Departamental de Engenharia de Electrónica e Telecomunicações e de Computadores, Portugal
 Fundação Calouste Gulbenkian
2007/10/01 - 2011/03/31 COBAYA: DIMINUIÇÃO DO INTERVALO ENTRE COMPILAÇÃO DE ALGORITMOS E ARQUITECTURAS MATRICIAIS RECONFIGURÁVEIS DE GRANULOSIDADE GROSSA
PTDC/EEA-ELC/70272/2006
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal

Universidade do Porto Faculdade de Engenharia, Portugal
Fundação para a Ciência e a Tecnologia
Concluído
2007/10/01 - 2011/03/31 Hardware Reconfigurável usando Memórias Magnéticas por Efeito de Túnel
PTDC/EEA-ELC/72933/2006
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal

INESC Microsistemas e Nanotecnologias, Portugal
Fundação para a Ciência e a Tecnologia
Concluído
2009 - 2011 Sideworks
Projeto QREN
Investigador
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
Concluído
2009 - 2011 UWB Receiver: baseband processing using reconfigurable Hardware
PTDC/EEAELC/67993/2006
Investigador
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
2007/10/01 - 2011 Reconfigurable Hardware using Magnetic Tunneling Junction Memories
PTDC/EEA-ELC/72933/2006
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
2007/11/01 - 2010/02/28 Receptor de UWB: processamento de banda de base usando hardware reconfigurável
PTDC/EEA-ELC/67993/2006
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
Concluído
2007 - 2009 COBAYA: CLOSING THE COMPILATION GAP BETWEEN ALGORITHMS AND COARSE-GRAINED RECONFIGURABLE ARRAY ARCHITECTURES
PTDC/EEA-ELC/70272/2006
Investigador
Fundação para a Ciência e a Tecnologia
Concluído
1997/04/01 - 2001/03/31 PROJECTO DE SISTEMAS EMBEBIDOS HARDWARE-SOFTWARE
PRAXIS XXI/BD/11391/97
 Fundação para a Ciência e a Tecnologia
Concluído
1998 - 1999 Circuits of Polycristaline Silicon Deposited at Low Temperature for Electronics of High Areas - POLY-IC
PRAXIS/3/3.1/MMA/1775/95
Bolseiro de Investigação
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
1995 - 1997 Euro-Lasic; Rapid Prototyping of Digital, Analogic and Mixed Integrated Circuits
PRAXIS/2/2.1/TIT/1643/95
Bolseiro de Investigação
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
 Fundação para a Ciência e a Tecnologia
Concluído
1994/10/01 - 1996/06/30 DESENVOLVIMENTO DE ALGORÍTMOS E FERRAMENTAS COMPUTACIONAIS DE APOIO AO PROJECTO DE SISTEMAS ELECTRÓNICOS
PRAXIS XXI/BM/585/94
 Fundação para a Ciência e a Tecnologia
Concluído
1993 - 1995 QuickChips. The project main goal was the development of a methodology for the design of semi-custom ASICs on Sea-of-Gates technology
ESPRIT - QuickChips
Bolseiro de Integração na Investigação
Instituto de Engenharia de Sistemas e Computadores Investigação e Desenvolvimento em Lisboa, Portugal
Produções

Publicações

Artigo em conferência
  1. VÉSTIAS, MÁRIO; César Gouveia; Rui Policarpo Duarte; Cláudio de Campos Neto, Horácio. "FPGA-Based Traffic-Sign Classification using CNNs". Trabalho apresentado em Jornadas sobre Sistemas Reconfiguráveis, 2020.
    Publicado
  2. VÉSTIAS, MÁRIO; Rui Policarpo Duarte; José T. de Sousa; Cláudio de Campos Neto, Horácio. "Redes Neuronais Convolucionais em FPGA de Baixa Densidade". Trabalho apresentado em Jornadas sobre Sistemas Reconfiguráveis, 2020.
    Publicado
  3. Mário, Valter; Lopes, João D.; Véstias, Mário; De Sousa, Jose. "Implementing CNNs using a linear array of full mesh CGRAs". 2020.
  4. VÉSTIAS, MÁRIO; Ana Gonçalves; Tiago Peres. "Exploring Data Bitwidth to Run Convolutional Neural Networks in Low Density FPGAs". 2019.
    Publicado
  5. Fiolhais, Luís; Gonçalves, Fernando; Duarte, Rui P.; Véstias, Mário; Sousa, José T. de. "Low energy heterogeneous computing with multiple RISC-V and CGRA cores". 2019.
    10.1109/ISCAS.2019.8702538
  6. Véstias, Mário; Duarte, Rui Policarpo; De Sousa, Jose; Neto, Horácio. "Hybrid dot-product calculation for convolutional neural networks in FPGA". 2019.
    10.1109/FPL.2019.00062
  7. Peres, Tiago; Gonçalves, Ana; Véstias, Mário. "Faster convolutional neural networks in low density FPGAs using block pruning". 2019.
    https://doi.org/10.1007/978-3-030-17227-5_28
  8. Jose M. P. Nascimento; Véstias, Mário. "Hyperspectral compressive sensing - A comparison of embedded GPU and ARM implementations". 2019.
    10.1117/12.2532581
  9. VÉSTIAS, MÁRIO; José Nascimento. "Low Power Compressive Sensing for Hyperspectral Imagery". Trabalho apresentado em Conference on Telecommunications, 2019.
    Publicado
  10. VÉSTIAS, MÁRIO; Ana Gonçalves; Tiago Peres. "Otimização de Redes Neuronais Convolucionais em FPGA com Redução do Tamanho dos Operandos". Trabalho apresentado em Jornadas sobre Sistemas Reconfiguráveis, 2019.
    Publicado
  11. VÉSTIAS, MÁRIO; Tiago Peres; Ana Gonçalves. "Otimização de Redes Neuronais Convolucionais em FPGA com Redução do Número de Pesos". Trabalho apresentado em Jornadas sobre Sistemas Reconfiguráveis, 2019.
    Publicado
  12. Peres, Tiago; Gonçalves, Ana; Véstias, Mário. "Faster convolutional neural networks in low density FPGAs using block pruning". 2019.
    https://doi.org/10.1007/978-3-030-17227-5_28
  13. Nascimento, Jose; Véstias, Mário. "Hyperspectral compressive sensing: a comparison of embedded GPU and ARM implementations". 2019.
    https://doi.org/10.1117/12.2532581
  14. Jose M. P. Nascimento; Véstias, Mário. "Hyperspectral compressive sensing - A comparison of embedded GPU and ARM implementations". 2019.
    10.1117/12.2532581
  15. Fiolhais, Luís; Gonçalves, Fernando; Duarte, Rui P.; Véstias, Mário; Sousa, Jose T. De. "Low energy heterogeneous computing with multiple RISC-V and CGRA cores". 2019.
    10.1109/ISCAS.2019.8702538
  16. Gonçalves, Ana; Peres, Tiago; Véstias, Mário. "Exploring data size to run convolutional neural networks in low density FPGAs". 2019.
    https://doi.org/10.1007/978-3-030-17227-5_27
  17. Nascimento, Jose; Véstias, Mário. "Low power compressive sensing for hyperspectral imagery". 2019.
  18. Véstias, Mário; Duarte, Rui Policarpo; De Sousa, Jose; Cláudio de Campos Neto, Horácio. "Hybrid dot-product calculation for convolutional neural networks in FPGA". 2019.
    10.1109/FPL.2019.00062
  19. Nascimento, Jose; Véstias, Mário; Duarte, Rui. "Hyperspectral compressive sensing - a low power consumption approach". 2018.
    10.1117/12.2326118
  20. Nascimento, Jose; Véstias, Mário; Duarte, Rui. "Hyperspectral compressive sensing - a low power consumption approach". 2018.
    10.1117/12.2326118
  21. Véstias, Mário; Duarte, Rui; Sousa, José T. de; Neto, Horácio. "Lite-CNN: a high-performance architecture to execute CNNs in low density FPGAs". 2018.
  22. VÉSTIAS, MÁRIO; Rui P. Duarte. "Rapid Prototyping of Approximate Signal Processing Using Stochastic Processors on FPGAs". Trabalho apresentado em DASIP, 2018.
    Publicado
  23. Véstias, Mário; Duarte, Rui; De Sousa, Jose; Cláudio de Campos Neto, Horácio. "Parallel dot-products for deep learning on FPGA". 2017.
    10.23919/FPL.2017.8056863
  24. Lopes, João D.; De Sousa, Jose; Neto, Horácio; Véstias, Mário. "K-means clustering on CGRA". 2017.
    10.23919/FPL.2017.8056854
  25. VÉSTIAS, MÁRIO; Rui P. Duarte; Horácio C. Neto. "On the Computation of Approximation Coefficients in ROM-based Redundancy for SEU Mitigation on FPGAs". Trabalho apresentado em Workshop on Reliable Field Programmable Logic, 2017.
  26. Duarte, Rui Policarpo; Neto, Horácio; Véstias, Mário. "XtokaxtikoX: a stochastic computing-based autonomous cyber-physical system". 2016.
    10.1109/ICRC.2016.7738716
  27. Canilho, José; Véstias, Mário; Neto, Horácio. "Multi-core for k-means clustering on FPGA". Trabalho apresentado em Field Programmable Logic and Applications, 2016.
    Publicado
  28. VÉSTIAS, MÁRIO. "Multiband Ultra-Wideband Receiver Implementation in a Low Cost FPGA". Trabalho apresentado em LASCAS, 2016.
  29. Pinhão, João; José, Wilson; Neto, Horácio; Véstias, Mário. "Sparse matrix multiplication on a reconfigurable many-core architecture". 2015.
    10.1109/DSD.2015.89
  30. Nascimento, José M. P.; Véstias, Mário; Martin, Gabriel. "FPGA-based architecture for hyperspectral unmixing". 2015.
    10.1109/IGARSS.2015.7326130
  31. José, Wilson; Neto, Horácio; Véstias, Mário. "A many-core co-processor for embedded parallel computing on FPGA". 2015.
    10.1109/DSD.2015.23
  32. Rodrigues, Tiago; Véstias, Mário. "Using dynamic reconfiguration to reduce the area of a JPEG decoder on FPGA". 2015.
    10.1109/DSD.2015.31
  33. VÉSTIAS, MÁRIO; Rui P. Duarte; Horácio C. Neto. "Designing Hardware/Software Systems for Embedded High-Performance Computing". Trabalho apresentado em FPGAs for Software Programmers, 2015.
    Publicado
  34. VÉSTIAS, MÁRIO; Rui P. Duarte; Horácio C. Neto. "Enhancing Stochastic Computations via Process Variation". Trabalho apresentado em Field Programmable Logic and Applications, 2015.
    Publicado
  35. VÉSTIAS, MÁRIO; João Rosário; José P. Nascimento. "FPGA-based Architecture for Hyperspectral Unmixing". Trabalho apresentado em IEEE Geoscience and Remote Sensing Society, 2015.
    Publicado • 10.1109/whispers.2016.8071765
  36. Véstias, Mário; Neto, Horácio. "Trends Of CPU, GPU and FPGA for high-performance computing". Trabalho apresentado em Field Programmable Logic and Applications, 2014.
    Publicado • 10.1109/FPL.2014.6927483
  37. José, Wilson; Silva, Ana Rita; Neto, Horácio; Véstias, Mário. "Efficient Implementation Of A Single-Precision Floating-Point Arithmetic Unit on FPGA". Trabalho apresentado em Field Programmable Logic and Applications, 2014.
    10.1109/FPL.2014.6927391
  38. Véstias, Mário; Neto, Horácio. "A many-core overlay for high performance embedded computing on FPGAS". 2014.
  39. Rosário, João; Nascimento, José M. P.; Véstias, Mário. "FPGA-based architecture for hyperspectral endmember extraction". 2014.
    10.1117/12.2067039
  40. José, W.; Silva, A.R.; Véstias, M.; Neto, H.. "Design of a massively parallel computing architecture for dense matrix multiplication". Trabalho apresentado em 2013 IEEE 4th Latin American Symposium on Circuits and Systems, LASCAS 2013 - Conference Proceedings, 2013.
    Publicado • 10.1109/LASCAS.2013.6519064
  41. Véstias, M.; Neto, H.; Sarmento, H.. "Design of a multiband full-rate ultra-wideband receiver in FPGA". Trabalho apresentado em 2013 IEEE 4th Latin American Symposium on Circuits and Systems, LASCAS 2013 - Conference Proceedings, 2013.
    Publicado • 10.1109/LASCAS.2013.6519066
  42. VÉSTIAS, MÁRIO. "Very low resource table-based FPGA evaluation of elementary functions". Trabalho apresentado em International Conference on Reconfigurable Computing and FPGAs, 2013.
    Publicado
  43. VÉSTIAS, MÁRIO; José, Wilson M.; Ana rita silva; Neto, Horácio C.. "Analysis of Matrix Multiplication on High Density Virtex-7 FPGA". Trabalho apresentado em Field Programmable Logic and Applications, 2013.
    Publicado
  44. VÉSTIAS, MÁRIO; Vitor Silva; Jorge Fernandes; Neto, Horácio C.. "A Reconfigurable Computing Architecture using Magnetic Tunneling Junction Memories". Trabalho apresentado em Field Programmable Logic and Applications, 2013.
    Publicado
  45. Neto, Horacio C.; Vestias, Mario P.. "Very low resource table-based FPGA evaluation of elementary functions". 2013.
    10.1109/RECONFIG.2013.6732336
  46. Vestias, M.; Neto, H.; Sarmento, H.. "Design of high-speed viterbi decoders on virtex-6 FPGAs". Trabalho apresentado em Proceedings - 15th Euromicro Conference on Digital System Design, DSD 2012, 2012.
    Publicado • 10.1109/DSD.2012.42
  47. Véstias, M.; Neto, H.. "Parallel decimal multipliers and squarers using Karatsuba-Ofman's algorithm". Trabalho apresentado em Proceedings - 15th Euromicro Conference on Digital System Design, DSD 2012, 2012.
    Publicado • 10.1109/DSD.2012.101
  48. Silva, V.; Fernandes, J.R.; Vestias, M.P.; Neto, H.C.. "A High-Performance Reconfigurable Computing architecture using a magnetic configuration memory". Trabalho apresentado em 2012 International Conference on Reconfigurable Computing and FPGAs, ReConFig 2012, 2012.
    10.1109/ReConFig.2012.6416756
  49. Silva, V.; Vestias, M.P.; Neto, H.C.; Fernandes, J.R.. "Non-volatile memory circuits for FIMS and TAS writing techniques on magnetic tunnelling junctions". Trabalho apresentado em 2012 19th IEEE International Conference on Electronics, Circuits, and Systems, ICECS 2012, 2012.
    10.1109/ICECS.2012.6463536
  50. Véstias, M.; Sarmento, H.. "Design of an IEEE 802.15.3c baseband processor in FPGA". Trabalho apresentado em IEEE International Conference on Consumer Electronics - Berlin, ICCE-Berlin, 2012.
    Publicado • 10.1109/ICCE-Berlin.2012.6336503
  51. Véstias, M.; Neto, H.; Sarmento, H.. "Sliding block Viterbi decoders in FPGA". Trabalho apresentado em Proceedings - 22nd International Conference on Field Programmable Logic and Applications, FPL 2012, 2012.
    Publicado • 10.1109/FPL.2012.6339215
  52. Véstias, M.. "Design and test of a MIMO receiver based on the Alamouti scheme in FPGA". Trabalho apresentado em IEEE International Conference on Consumer Electronics - Berlin, ICCE-Berlin, 2012.
    Publicado • 10.1109/ICCE-Berlin.2012.6336452
  53. Véstias, M.; Sarmento, H.. "Tradeoffs in the design of sliding block Viterbi decoders for MB-OFDM UWB systems". Trabalho apresentado em IEEE International Conference on Consumer Electronics - Berlin, ICCE-Berlin, 2012.
    Publicado • 10.1109/ICCE-Berlin.2012.6336451
  54. Pinho, Pedro; Véstias, Mário. "A high-rate mimo receiver in an FPGA". Trabalho apresentado em IEEE International Symposium on Antennas and Propagation and USNC/URSI National Radio Science Meeting, 2012.
    Publicado
  55. Véstias, Mário; Sarmento, Helena. "FPGA implementation of IEEE 802.15.3C receiver". Trabalho apresentado em IEEE International Symposium on Consumer Electronics, 2012.
    Publicado
  56. VÉSTIAS, MÁRIO; José, Wilson M.; Cláudio de Campos Neto, Horácio. "Interconnection Networks for Tightly Coupled Processors in FPGA". Trabalho apresentado em Conference on Design of Circuits and Integrated Systems, 2012.
    Publicado
  57. VÉSTIAS, MÁRIO; Vitor Silva; Jorge Fernandes; Cláudio de Campos Neto, Horácio. "Magnetic-Memory based Dynamically Reconfigurable Array". Trabalho apresentado em Conference on Design of Circuits and Integrated Systems, 2012.
    Publicado
  58. VÉSTIAS, MÁRIO; Helena Sarmento. "Tradeoffs in the Design of Sliding Block Viterbi Decoders for MB-OFDM UWB Systems". Trabalho apresentado em International Conference in Consumer Electronics, 2012.
    Publicado
  59. VÉSTIAS, MÁRIO; Helena Sarmento; Cláudio de Campos Neto, Horácio. "Efficient Design of Sliding Block Viterbi Decoders in FPGA". Trabalho apresentado em International Conference on Field Programmable Logic Applications, 2012.
    Publicado
  60. VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. "Efficient Parallel Decimal Multipliers and Squarers using Karatsuba-Ofman's Algorithm". Trabalho apresentado em Digital Systems Design, 2012.
    Publicado
  61. Silva, Victor; Vestias, Mario P.; Neto, Horacio C.; Fernandes, Jorge R.. "Non-Volane Memory Circuits for FIMS and TAS Writing Techniques on Magnetic Tunnelling Junctions". 2012.
  62. Véstias, M.P.; Neto, H.C.. "Revisiting the Newton-Raphson iterative method for decimal division". Trabalho apresentado em Proceedings - 21st International Conference on Field Programmable Logic and Applications, FPL 2011, 2011.
    10.1109/FPL.2011.33
  63. Véstias, M.P.; Neto, H.C.. "Iterative decimal multiplication using binary arithmetic". Trabalho apresentado em Proceedings of the 2011 7th Southern Conference on Programmable Logic, SPL 2011, 2011.
    10.1109/SPL.2011.5782658
  64. Véstias, M.P.; Neto, H.C.. "A dynamic buffer resize technique for networks-on-chip on FPGA". Trabalho apresentado em Proceedings of the 2011 7th Southern Conference on Programmable Logic, SPL 2011, 2011.
    10.1109/SPL.2011.5782653
  65. VÉSTIAS, MÁRIO; Jorge Silva; Pedro Pinho. "Design of the Alamouti Scheme for a MIMO Receiver and its Implementation on an FPGA". Trabalho apresentado em 1st international Conference on Electronics, Telecommunications and Computers, 2011.
    Publicado
  66. Véstias, M.; Santos, H.; Sarmento, H.. "A DCM demapper for MB-OFDM on FPGA". Trabalho apresentado em ICCE 2010 - 2010 Digest of Technical Papers International Conference on Consumer Electronics, 2010.
    Publicado • 10.1109/ICCE.2010.5418684
  67. Véstias, M.P.; Neto, H.C.. "Parallel decimal multipliers using binary multipliers". Trabalho apresentado em 6th Southern Programmable Logic Conference, SPL 2010 - Proceedings, 2010.
    10.1109/SPL.2010.5483001
  68. VÉSTIAS, MÁRIO; Helena Sarmento. "Implementing High-Speed Viterbi Decoders for MB-OFDM on FPGA". Trabalho apresentado em Conference on Design of Circuits and Integrated Systems, 2010.
    Publicado
  69. VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. "Parallel Decimal Multipliers using Binary Multipliers". Trabalho apresentado em Southern Programmable Logic Conference, 2010.
    Publicado
  70. VÉSTIAS, MÁRIO; Hugo Santos; Helena Sarmento. "Implementing and testing the FPGA prototype of a DCM demodulator using the Matlab/Simulink". Trabalho apresentado em IEEE Latin American Symposium on Circuits and Systems, 2010.
    Publicado
  71. Vestias, Mario; Santos, Hugo; Sarmento, Helena. "A DCM Demapper for MB-OFDM on FPGA". 2010.
  72. Santos, Hugo; Vestias, Mario; Sarmento, Helena. "Implementing and testing the FPGA prototype of a DCM demodulator using the Matlab/Simulink environment". 2010.
  73. Duarte, R.; Neto, H.; Véstias, M.. "Double-precision Gauss-Jordan algorithm with partial pivoting on FPGAs". Trabalho apresentado em 12th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, DSD 2009, 2009.
    Publicado • 10.1109/DSD.2009.199
  74. Silva, V.; Oliveira, L.B.; Fernandes, J.R.; Véstias, M.P.; Neto, H.C.. "Run-time reconfigurable array using magnetic RAM". Trabalho apresentado em 12th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, DSD 2009, 2009.
    Publicado • 10.1109/DSD.2009.198
  75. VÉSTIAS, MÁRIO; Hugo Santos; Cláudio de Campos Neto, Horácio; Helena Sarmento. "Tradeoffs in the Design of a Viterbi Decoder for a MB-OFDM Receiver". Trabalho apresentado em Conference on Design of Circuits and Integrated Systems, 2009.
    Publicado
  76. Neto, H.C.; Vestias, M.P.. "Architectural tradeoffs in the design of barrel shifters for reconfigurable computing". Trabalho apresentado em Proceedings - 2008 4th Southern Conference on Programmable Logic, SPL, 2008.
    Publicado • 10.1109/SPL.2008.4547728
  77. Neto, H.C.; Véstias, M.P.. "Decimal multiplier on FPGA using embedded binary multipliers". Trabalho apresentado em Proceedings - 2008 International Conference on Field Programmable Logic and Applications, FPL, 2008.
    Publicado • 10.1109/FPL.2008.4629931
  78. Véstias, M.P.; Neto, H.C.. "Router design for application specific networks-on-chip on reconfigurable systems". Trabalho apresentado em Proceedings - 2007 International Conference on Field Programmable Logic and Applications, FPL, 2007.
    Publicado • 10.1109/FPL.2007.4380677
  79. Véstias, M.P.; Neto, H.C.. "Co-synthesis of a configurable SoC platform based on a network on chip architecture". Trabalho apresentado em Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 2006.
    Publicado
  80. Véstias, M.P.; Neto, H.C.. "Area and performance optimization of a generic network-on-chip architecture". Trabalho apresentado em SBCCI 2006 - 19th Symposium on Integrated Circuits and Systems Design, 2006.
    Publicado
  81. Véstias, M.P.; Neto, H.C.. "A generic network-on-chip architecture for reconfigurable systems: Implementation and evaluation". Trabalho apresentado em Proceedings - 2006 International Conference on Field Programmable Logic and Applications, FPL, 2006.
    Publicado • 10.1109/FPL.2006.311303
  82. Vestias, Mario P.; Neto, Horacio C.. "Co-Synthesis of a Configurable SoC Platform based on a Network on Chip Architecture". 2006.
    10.1109/ASPDAC.2006.1594644
  83. Véstias, Mário. "Metodologia de projecto de SoC configuráveis baseados em redes intra-chip". 2005.
  84. VÉSTIAS, MÁRIO. "A Reconfigurable SoC Platform based on a Network on Chip Architecture with QoS". Trabalho apresentado em Conference on Design of Circuits and Integrated Systems, 2005.
    Publicado
  85. VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. "Mapping Data Intensive Applications onto Reconfigurable Hardware/Software Architectures". Trabalho apresentado em Conference on Design of Circuits and Integrated Systems, 2003.
    Publicado
  86. VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. "DALI: A Methodology for the Co-Design of Dataflow Applications on Hardware/Software Architectures". Trabalho apresentado em Symposium on Integrated Circuits and Systems Design, 2003.
    Publicado
  87. Vestias, MP; Neto, HC. "DALI: A methodology for the co-design of dataflow applications on hardware/software architectures". 2003.
    10.1109/SBCCI.2003.1232811
  88. VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. "System-Level Co-Synthesis of Dataflow Dominated Applications on Reconfigurable Hardware/Software Architectures". Trabalho apresentado em IEEE International Conference on Rapid System Prototyping, 2002.
    Publicado
  89. Vestias, MP; Neto, HC. "System-level co-synthesis of dataflow dominated applications on reconfigurable hardware/software architectures". 2002.
    10.1109/IWRSP.2002.1029748
  90. VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. "CAMUS: A New Co-Design Methodology for Embedded Signal processing Systems". Trabalho apresentado em Conference on Design of Circuits and Integrated Systems, 2001.
    Publicado
  91. VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. "CAMUS: System-Level Synthesis of Data-Intensive Applications on Dynamically Reconfigurable Hardware/Software Architectures". Trabalho apresentado em Proceedings of MESC’2000 a special section of CONTROLO’2000, 2000.
    Publicado
Artigo em revista
  1. Miguel Reis; VÉSTIAS, MÁRIO; Cláudio de Campos Neto, Horácio. Autor correspondente: VÉSTIAS, MÁRIO. "Designing Deep Learning Models on FPGA with Multiple Heterogeneous Engines". ACM Transactions on Reconfigurable Technology and Systems (2024):
    Aceite para publicação
  2. Maria Inês Frutuoso; Horácio C. Neto; Mário P. Véstias; Rui Policarpo Duarte. "Energy-Efficient and Real-Time Wearable for Wellbeing-Monitoring IoT System Based on SoC-FPGA". Algorithms (2023): https://doi.org/10.3390/a16030141.
    10.3390/a16030141
  3. Pedro F. Durães; Mário P. Véstias. "Smart Embedded System for Skin Cancer Classification". Future Internet (2023): https://doi.org/10.3390/fi15020052.
    10.3390/fi15020052
  4. André L. de Sousa; Mário P. Véstias; Horácio C. Neto. "Multi-Model Inference Accelerator for Binary Convolutional Neural Networks". Electronics (2022): https://doi.org/10.3390/electronics11233966.
    10.3390/electronics11233966
  5. Véstias, Mário; Duarte, Rui P.; de Sousa, José T.; Neto, Horácio. "Efficient Design of Low Bitwidth Convolutional Neural Networks on FPGA with Optimized Dot Product Units". ACM Transactions on Reconfigurable Technology and Systems (2022): http://dx.doi.org/10.1145/3546182.
    10.1145/3546182
  6. Cruz, Helena; Véstias, Mário; Monteiro, José; Neto, Horácio; Duarte, Rui Policarpo. "A Review of Synthetic-Aperture Radar Image Formation Algorithms and Implementations: A Computational Perspective". Remote Sensing 14 5 (2022): 1258. http://dx.doi.org/10.3390/rs14051258.
    10.3390/rs14051258
  7. David Mota; Helena Cruz; Pedro R. Miranda; Rui Policarpo Duarte; Jose T. de Sousa; Horacio C. Neto; Mario P. Vestias. "Onboard Processing of Synthetic Aperture Radar Backprojection Algorithm in FPGA". IEEE Journal of Selected Topics in Applied Earth Observations and Remote Sensing (2022): 1-1. https://doi.org/10.1109/JSTARS.2022.3169828.
    10.1109/JSTARS.2022.3169828
  8. D. Lopes, João; Véstias, Mário; Duarte, Rui Policarpo; Neto, Horácio C; De Sousa, Jose. "Coarse-grained reconfigurable computing with the versat architecture". (2021): http://hdl.handle.net/10400.21/13224.
    10.3390/electronics10060669
  9. Roque, João, V.; Lopes, João D.; Véstias, Mário; De Sousa, Jose. "IOb-Cache: a high-performance configurable open-source cache". (2021): http://hdl.handle.net/10400.21/13814.
    10.3390/a14080218
  10. Véstias, Mário; Neto, Horácio C. "Decimal multiplication in FPGA with a novel decimal adder/subtractor". (2021): http://hdl.handle.net/10400.21/13833.
    10.3390/a14070198
  11. Miranda, Pedro R.; Pestana, Daniel; D. Lopes, João; Duarte, Rui Policarpo; Véstias, Mário; Neto, Horácio C; De Sousa, Jose. "Configurable hardware core for IoT object detection". (2021): http://hdl.handle.net/10400.21/13952.
    10.3390/fi13110280
  12. Pestana, Daniel; Miranda, Pedro R.; Lopes, João D.; Duarte, Rui; Véstias, Mário; Neto, Horácio C; De Sousa, Jose. "A full featured configurable accelerator for object detection with YOLO". (2021): http://hdl.handle.net/10400.21/13689.
    10.1109/ACCESS.2021.3081818
  13. Mário Véstias. "Efficient Design of Pruned Convolutional Neural Networks on FPGA". Journal of Signal Processing Systems (2020): https://doi.org/10.1007/s11265-020-01606-2.
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  14. Véstias, Mário P.; Duarte, Rui P.; de Sousa, José T.; Neto, Horácio C.. "A fast and scalable architecture to run convolutional neural networks in low density FPGAs". Microprocessors and Microsystems 77 (2020): 103136. http://dx.doi.org/10.1016/j.micpro.2020.103136.
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  15. Mário P. Véstias; Rui Policarpo Duarte; José T. de Sousa; Horácio C. Neto. "Moving Deep Learning to the Edge". Algorithms 13 5 (2020): 125-125. https://doi.org/10.3390/a13050125.
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  16. Mario P. Vestias; Rui P. Duarte; Jose T. De Sousa; Horacio C. Neto. "A Configurable Architecture for Running Hybrid Convolutional Neural Networks in Low-Density FPGAs". IEEE Access 8 (2020): 107229-107243. https://doi.org/10.1109/ACCESS.2020.3000444.
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  17. Jose M. P. Nascimento; Mario P. Vestias; Gabriel Martin. "Hyperspectral Compressive Sensing With a System-On-Chip FPGA". IEEE Journal of Selected Topics in Applied Earth Observations and Remote Sensing (2020): 1-1. https://doi.org/10.1109/JSTARS.2020.2996679.
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  18. Véstias, Mário. "Efficient design of pruned convolutional neural networks on FPGA". (2020): http://hdl.handle.net/10400.21/12388.
  19. Véstias, Mário; Duarte, Rui; De Sousa, Jose; Neto, Horácio C. "A fast and scalable architecture to run convolutional neural networks in low density FPGAs". (2020): http://hdl.handle.net/10400.21/12279.
    10.1016/j.micpro.2020.103136
  20. Vestias, Mario P.; Duarte, Rui P.; de Sousa, Jose T.; Neto, Horacio C.. "A fast and scalable architecture to run convolutional neural networks in low density FPGAs". Microprocessors and Microsystems (2020): https://publons.com/wos-op/publon/33055617/.
    10.1016/J.MICPRO.2020.103136
  21. Mário Véstias; Rui Policarpo Duarte; José T. de Sousa; Horácio C. Neto. "Fast Convolutional Neural Networks in Low Density FPGAs Using Zero-Skipping and Weight Pruning". Electronics (2019): https://www.mdpi.com/2079-9292/8/11/1321.
    10.3390/electronics8111321
  22. Mário Véstias. "A Survey of Convolutional Neural Networks on Edge with Reconfigurable Computing". Algorithms (2019): https://www.mdpi.com/1999-4893/12/8/154.
    10.3390/a12080154
  23. Véstias, Mário; Duarte, Rui Policarpo; De Sousa, Jose; Neto, Horácio C.. "Fast convolutional neural networks in low density FPGAs using zero-skipping and weight pruning". (2019): http://hdl.handle.net/10400.21/10735.
    10.3390/electronics8111321
  24. VÉSTIAS, MÁRIO; Horácio C. Neto. "Improving the Area of Fast Parallel Decimal Multipliers". Journal of Microprocessors and Microsystems (2018):
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  25. Duarte, Rui Policarpo; Véstias, Mário; Carvalho, Carlos; Casaleiro, João. "Stochastic theater: stochastic datapath generation framework for fault-tolerant IoT sensors". i-ETC: ISEL Academic Journal of Electronics, Telecommunications and Computers 4 1 (2018): http://hdl.handle.net/10400.21/9244.
    Publicado
  26. Vestias, Mario; Neto, Horacio. "Improving the area of fast parallel decimal multipliers". Microprocessors and Microsystems (2018): https://publons.com/wos-op/publon/15592900/.
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  27. Vestias, Mario; Duarte, Rui Policarpo; de Sousa, Jose T.; Neto, Horacio. "Lite-CNN: A High-Performance Architecture to Execute CNNs in Low Density FPGAs". 26TH INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS (FPL) (2018): https://publons.com/wos-op/publon/14574596/.
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  30. VÉSTIAS, MÁRIO; José Nascimento. "System-on-chip field-programmable gate array design for onboard real-time hyperspectral unmixing". Journal of Applied Remote Sensing 10 1 (2016):
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  32. Nascimento, Jose M. P.; Vestias, Mario. "System-on-chip field-programmable gate array design for onboard real-time hyperspectral unmixing". Journal of Applied Remote Sensing (2016): https://publons.com/wos-op/publon/8642020/.
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  33. VÉSTIAS, MÁRIO; Wilson José; Ana Silva; Horácio C. Neto. "Algorithm-Oriented Design of Efficient Many-Core Architectures applied to Dense Matrix Multiplication". Analog Integrated Circuits and Signal Processing 42 1 (2015):
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  34. José, Wilson M.; Silva, Ana Rita; Véstias, Mário; Neto, Horácio. "Algorithm-oriented design of efficient many-core architectures applied to dense matrix multiplication". (2015): http://hdl.handle.net/10400.21/5739.
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  36. VÉSTIAS, MÁRIO; Ana Silva; Wilson José; Horácio C. Neto. "Using SystemC to Simulate a Many-Core Architecture". Procedia Technology (2014):
    Publicado
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    Publicado
  38. Silva, Ana Rita; Jose, Wilson; Neto, Horacio; Vestias, Mario. "Modeling and Simulation of a Many-Core Architecture Using SystemC". Procedia Technology (2014): https://publons.com/wos-op/publon/54986315/.
    10.1016/J.PROTCY.2014.10.222
  39. Palhinha, Filipe; Pereira, Ricardo; Carona, Duarte; Serrador, Antonio; Vestias, Mario; Silva, Joao; Peres, Tiago; Silva, Pedro. "RF FRONT END RECEIVER FOR GPS/GALILEO L1/E1". Procedia Technology (2014): https://publons.com/wos-op/publon/31850102/.
    10.1016/J.PROTCY.2014.10.186
  40. Peres, T. R.; Silva, J. S.; Silva, P. F.; Carona, D.; Serrador, A.; Palhinha, F.; Pereira, R.; Vestias, M.. "MULTI-GNSS RECEIVER FOR AEROSPACE NAVIGATION AND POSITIONING APPLICATIONS". XXIII ISPRS Congress, Commission I (2014): https://publons.com/wos-op/publon/54986312/.
    10.5194/ISPRSARCHIVES-XL-3-W1-87-2014
  41. Silva, Jorge; Pinho, Pedro; Véstias, Mário. "DESIGN OF THE ALAMOUTI SCHEME FOR A MIMO RECEIVER AND ITS IMPLEMENTATION ON AN FPGA". (2013): http://journals.isel.pt/index.php/i-ETC/article/view/8.
  42. Jose, Wilson; Silva, Ana Rita; Neto, Horacio; Vestias, Mario. "ANALYSIS OF MATRIX MULTIPLICATION ON HIGH DENSITY VIRTEX-7 FPGA". 26TH INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS (FPL) (2013): https://publons.com/wos-op/publon/8658600/.
    10.1109/FPL.2013.6645604
  43. Silva, Victor; Fernandes, Jorge; Vestias, Mario; Neto, Horacio. "A RECONFIGURABLE COMPUTING ARCHITECTURE USING MAGNETIC TUNNELING JUNCTION MEMORIES". 26TH INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS (FPL) (2013): https://publons.com/wos-op/publon/8658601/.
    10.1109/FPL.2013.6645616
  44. Véstias, M.; Sarmento, H.. "FPGA implementation of IEEE 802.15.3c receiver". Digest of Technical Papers - IEEE International Conference on Consumer Electronics (2012): http://www.scopus.com/inward/record.url?eid=2-s2.0-84866481428&partnerID=MN8TOARS.
    10.1109/ISCE.2012.6241728
  45. Pinho, P.; Vestias, M.. "A High-Rate MIMO Receiver in an FPGA". IEEE Antennas and Propagation Society, AP-S International Symposium (Digest) (2012): http://www.scopus.com/inward/record.url?eid=2-s2.0-84870555407&partnerID=MN8TOARS.
    10.1109/APS.2012.6348078
  46. Vestias, Mario; Sarmento, Helena. "FPGA Implementation of IEEE 802.15.3c Receiver". IEEE TENTH INTERNATIONAL SYMPOSIUM ON CONSUMER ELECTRONICS, PROCEEDINGS (2012): https://publons.com/wos-op/publon/54986314/.
  47. Silva, V.; Duarte, R.; Véstias, M.; Neto, H.. "Multiplier-based double precision floating point divider according to the IEEE-754 standard". Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 4943 LNCS (2008): 262-267. http://www.scopus.com/inward/record.url?eid=2-s2.0-51849166463&partnerID=MN8TOARS.
    10.1007/978-3-540-78610-8_26
  48. Véstias, M.P.; Neto, H.C.. "Area/performance improvement of NoC architectures". Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 3985 LNCS (2006): 193-198. http://www.scopus.com/inward/record.url?eid=2-s2.0-33748989517&partnerID=MN8TOARS.
  49. Vestias, Mario P.; Neto, Horacio C.. "Area/performance improvement of NoC architectures". Lecture Notes in Computer Science (2006): https://publons.com/wos-op/publon/8658607/.
    10.1007/11802839_27
Artigo em revista (magazine)
  1. VÉSTIAS, MÁRIO; João Cardoso. "Architectures and Compilers to Support Reconfigurable Computing", ACM Crossroads, 1999
Capítulo de livro
  1. Mário Pereira Véstias. "Convolutional Neural Network". 2022.
    10.4018/978-1-6684-2408-7.ch077
  2. Mário P. Véstias. "Deep Learning on Edge". In Challenges and Trends. 2022.
    10.4018/978-1-6684-5700-9.ch007
  3. Mário Pereira Véstias. "Convolutional Neural Network". 12-26. {IGI, 2021.
    10.4018/978-1-7998-3479-3.ch002
  4. Mário Pereira Véstias. "High-Speed Viterbi Decoder". 245-256. {IGI, 2021.
    10.4018/978-1-7998-3479-3.ch019
  5. Mário Pereira Véstias. "Field-Programmable Gate Array". 257-270. {IGI, 2021.
    10.4018/978-1-7998-3479-3.ch020
  6. Véstias, Mário P.. "Deep Learning on Edge". In Advances in Computational Intelligence and Robotics, 23-42. IGI Global, 2020.
    Publicado • 10.4018/978-1-7998-2112-0.ch002
  7. Mário, Valter; Lopes, João D.; Véstias, Mário; de Sousa, José T.. "Implementing CNNs Using a Linear Array of Full Mesh CGRAs". In Applied Reconfigurable Computing. Architectures, Tools, and Applications, 288-297. Springer International Publishing, 2020.
    10.1007/978-3-030-44534-8_22
  8. Véstias, Mário. "Processing Systems for Deep Learning Inference on Edge Devices". In Convergence of Artificial Intelligence and the Internet of Things, 213-240. Springer International Publishing, 2020.
    10.1007/978-3-030-44907-0_9
  9. Ana Gonçalves; Tiago Peres; Mário Véstias. "Exploring Data Size to Run Convolutional Neural Networks in Low Density FPGAs". 387-401. Springer International Publishing, 2019.
    10.1007/978-3-030-17227-5_27
  10. VÉSTIAS, MÁRIO. "Viterbi Decoder in Hardware". In Advanced Methodologies and Technologies in Network Architecture, Mobile Computing, and Data Analytics. IGIGlobal, 2019.
    Publicado
  11. VÉSTIAS, MÁRIO. "High-Performance Reconfigurable Computing". In Advanced Methodologies and Technologies in Network Architecture, Mobile Computing, and Data Analytics. IGIGlobal, 2019.
  12. Mário Pereira Vestias. "Decimal Hardware Multiplier". 722-736. {IGI, 2019.
    10.4018/978-1-5225-7368-5.ch054
  13. Mário Pereira Vestias. "High-Performance Reconfigurable Computing". 731-744. {IGI, 2019.
    10.4018/978-1-5225-7598-6.ch053
  14. Mário Pereira Véstias. "Viterbi Decoder in Hardware". 1138-1152. {IGI, 2019.
    10.4018/978-1-5225-7598-6.ch084
  15. Mário Pereira Vestias. "Adaptive Networks for On-Chip Communication". 655-666. {IGI, 2019.
    10.4018/978-1-5225-7368-5.ch049
  16. Tiago Peres; Ana Gonçalves; Mário Véstias. "Faster Convolutional Neural Networks in Low Density FPGAs Using Block Pruning". 402-416. Springer International Publishing, 2019.
    10.1007/978-3-030-17227-5_28
  17. Mário Pereira Véstias. "Viterbi Decoder in Hardware". 6307-6318. {IGI, 2018.
    10.4018/978-1-5225-2255-3.ch549
  18. Mário Pereira Vestias. "High-Performance Reconfigurable Computing". 4018-4029. {IGI, 2018.
    10.4018/978-1-5225-2255-3.ch348
  19. Mário Pereira Vestias. "Decimal Hardware Multiplier". 4607-4618. {IGI, 2018.
    10.4018/978-1-5225-2255-3.ch400
  20. Mário Pereira Vestias. "Adaptive Networks for On-Chip Communication". 4549-4559. {IGI, 2018.
    10.4018/978-1-5225-2255-3.ch395
  21. VÉSTIAS, MÁRIO. "Adaptive Networks for on-Chip Communication". In Encyclopedia of Information Science and Technology. 2017.
  22. VÉSTIAS, MÁRIO. "Decimal Multiplication". In Encyclopedia of Information Science and Technology,. IGIGlobal, 2014.
    Publicado
  23. VÉSTIAS, MÁRIO. "Adaptive Networks-on-Chip". In Encyclopedia of Information Science and Technology. IGIGlobal, 2014.
    Publicado
  24. VÉSTIAS, MÁRIO. "High-Performance Reconfigurable Computing: Granularity". In Encyclopedia of Information Science and Technology. IGIGlobal, 2014.
    Publicado
  25. VÉSTIAS, MÁRIO; Horácio C. Neto. "Decimal Division using the Newton-Raphson Method and Radix-1000 Arithmetic". In Embedded Systems Design with FPGAs. Springer, 2013.
    Publicado
  26. VÉSTIAS, MÁRIO; Horário C. Neto. "Dynamically Reconfigurable Networks-on-Chip using Runtime Adaptive Routers". In Dynamic Reconfigurable Network-on-Chip Design: Innovations for Computational Processing and Communication. IGI Global, 2010.
Livro
  1. Redes Cisco para Profissionais. Lisboa, Portugal: FCA – Editora de Informática. 2016.
    Publicado
  2. Redes Cisco para Profissionais. Lisboa, Portugal: FCA – Editora de Informática. 2009.
    Publicado
  3. Redes Cisco para Profissionais. Lisboa, Portugal: FCA – Editora de Informática. 2006.
    Publicado
Tese / Dissertação
  1. Mota, David José Queirós Mesquita Mourato. "LITESAR – Sistema de análise de imagens SAR em tempo-real". Mestrado, 2021. http://hdl.handle.net/10400.21/14326.
  2. Gonçalves, Ana Teresa Alberto. "Otimização de redes neuronais convolucionais em FPGA com redução do tamanho dos operandos". Mestrado, 2019. http://hdl.handle.net/10400.21/10194.
  3. Khanpour, Hamid. "MPLS layer 3 VPN". Mestrado, 2018. http://hdl.handle.net/10400.21/8848.
  4. Almeida, Jaime Francisco Saraiva de. "Algoritmos de estimação da direção de chegada de sinal". Mestrado, 2015. http://hdl.handle.net/10400.21/6007.
  5. Rodrigues, Tiago Augusto Nunes. "JPEG decoder implementation on FPGA using dynamic partial reconfiguration". Mestrado, 2015. http://hdl.handle.net/10400.21/5375.
  6. Rosário, João Pedro José do. "Implementação em hardware reconfigurável de método de separação de dados hiperespetrais". Mestrado, 2014. http://hdl.handle.net/10400.21/4194.
  7. Mália, Wilson Alexandre Borges. "Many-core approach to 2D-DCT calculation using an FPGA". Mestrado, 2014. http://hdl.handle.net/10400.21/4345.
  8. Pereira, Ricardo Joel Martins. "Sistema de multiprocessamento para simulação de N-corpos em FPGA". Mestrado, 2013. http://hdl.handle.net/10400.21/3366.
  9. Ponte, Pedro Guilherme Amaral da. "Projecto de uma câmara em rede em FPGA". Mestrado, 2013. http://hdl.handle.net/10400.21/3297.
  10. Silva, Jorge Tiago Pereira Mogas da. "Receptor MIMO em FPGA baseado no esquema de Alamouti". Mestrado, 2011. http://hdl.handle.net/10400.21/1195.

Outros

Outra produção
  1. Actas das VII Jornadas sobre Sistemas Reconfiguráveis. 2011. Mário Véstias; João Canas Ferreira. http://repositorio.inesctec.pt/handle/123456789/3226.
Atividades

Orientação

Título / Tema
Papel desempenhado 		Curso (Tipo)
Instituição / Organização
2022/01/05 - Atual Compiling Algorithms to Coarse-Grain Reconfigurable Architectures
Coorientador
 Ciências de Engenharia (Doutoramento)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2010/09/29 - Atual Analisador Espectral em FPGA
Orientador
 Engenharia de Sistemas das Telecomunicações e Electrónica (Licenciatura/Bacharelato)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2020/09/28 - 2021/07/14 SoC-FPGA MobileNets for Embedded Vision Applications
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Mestrado)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2020/09/06 - 2021/07/10 SoC-FPGA Binary Convolutional Neural Networks
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Mestrado)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2021 - 2021 Software/hardware architectures for implementing Natural Language Processing (NLP) applications
Orientador
 Engenharia Electrotécnica e de Computadores (Doutoramento)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2021 - 2021 LITESAR - Sistema de Análise de Imagens SAR em Tempo-Real
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2019 - 2019 Otimização de Redes Neuronais Convolucionais em FPGA com Redução do Tamanho dos Operandos
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2019 - 2019 Otimização de Redes Neuronais Convolucionais em FPGA utilizando Técnicas de Compressão
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2017/09/30 - 2018/07/20 Implementação de filtros de imagem em FPGA usando ferramentas de síntese de alto nível
Orientador
 Engenharia Electrónica e de Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2017/09/30 - 2018/07/08 Monitoring system for Fitness Health
Orientador
 Engenharia de Eletrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2018 - 2018 MPLS Layer 3 VPN Hamid Khanpour
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2015 - 2015 Avaliação do desempenho de uma tracking antena em GSM-R
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2015 - 2015 JPEG Decoder implementation on FPGA using Dynamic Partial Reconfiguration
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2014 - 2014 Many-Core Approach to 2D-DCT Calculation
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2014 - 2014 Implementação em hardware reconfigurável de método de separação de dados hiperespetrais
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2013 - 2013 Sistema de Multiprocessamento para Simulação de N-corpos em FPGA
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2013 - 2013 Projeto de uma Câmara em Rede em FPGA
Orientador
 Engenharia de Electrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2010/09/30 - 2011/10/30 Projecto de um Receptor MIMO baseado em FPGA
Orientador
 Engenharia de Sistemas das Telecomunicações e Electrónica (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2010/09/29 - 2011/10/30 Analisador de Tráfego Ethernet em FPGA
Orientador
 Engenharia de Sistemas das Telecomunicações e Electrónica (Licenciatura/Bacharelato)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2011 - 2011 Using reconfigurable computing to improve the performance of massively parallel processing architectures
Orientador
 Engenharia Electrotécnica e de Computadores (Doutoramento)
Universidade NOVA de Lisboa Faculdade de Ciências e Tecnologia, Portugal
2009/09/29 - 2010/07/30 Monitorização da central das ondas do Pico
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Mestrado)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2009/09/29 - 2010/07/27 Visualizador de Consumo de Energia com Comunicação PLC / ZigBee
Orientador
 Engenharia de Sistemas das Telecomunicações e Electrónica (Licenciatura/Bacharelato)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2008/09/30 - 2009/10/30 Interruptor programável sem Fios
Orientador
 Engenharia de Eletrónica e Telecomunicações (Licenciatura/Bacharelato)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2008/09/30 - 2009/09/30 Projecto de um Divisor Decimal em FPGA
Orientador
 Engenharia de Eletrónica e Telecomunicações (Mestrado)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2008/09/30 - 2009/07/30 Medidor de Custos de Energia sem Fios
Orientador
 Engenharia de Sistemas das Telecomunicações e Electrónica (Licenciatura/Bacharelato)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2008/09/30 - 2009/07/30 Receptor DVB-T com interface HDMI
Orientador
 Engenharia de Sistemas das Telecomunicações e Electrónica (Licenciatura/Bacharelato)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2008/09/28 - 2009/07/19 Sistema Reconfigurável para Processamento de Imagens
Orientador
 Engenharia de Eletrónica e Telecomunicações (Licenciatura/Bacharelato)
Instituto Politécnico de Lisboa Instituto Superior de Engenharia de Lisboa, Portugal
2008/09/20 - 2009/07/15 Emulador de um Modelo do Canal de Sistemas UWB
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Mestrado)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2007/09/15 - 2008/06/15 Reconfigurable Hardware for Scientific Computing
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Mestrado)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2006/09/15 - 2007/09/15 Câmara em Rede com Tecnologia FPGA
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Mestrado)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2004/09/15 - 2005/07/20 Projecto e implementação do processo de encaminhamento de um router em FPGA
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Licenciatura/Bacharelato)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2004/09/15 - 2005/07/15 Aceleração de VOIP com hardware reconfigurável
Coorientador
 Ciências de Engenharia - Engenharia Electrotécnica e de Computadores (Licenciatura/Bacharelato)
Universidade de Lisboa Instituto Superior Técnico, Portugal
2003 - 2004/09/22 Ferramentas eRH de apoio à Gestão de Recursos Humanos
Orientador
 Engenharia e Tecnologias Informáticas (Licenciatura/Bacharelato)
Universidade Autónoma de Lisboa, Portugal
2003/09/22 - 2004/07/04 Acesso Web a uma base de dados de uma biblioteca
Orientador
 Engenharia e Tecnologias Informáticas (Licenciatura/Bacharelato)
Universidade Autónoma de Lisboa, Portugal